نحوه تنظیم پین ها در xc9572

[marjan_kohandel]

سلام

من وقتی با FPGA کار میکردم-توی planahed پین هارو تنظیم میکردم

الان با cpld کار میکنم-نمیدونم پین هارو باید چجوری تنظیم کرد
میشه راهنمایی کنید

[jimiweber]

پاسخ : نحوه تنظیم پین ها در xc9572

سلام

من وقتی با FPGA کار میکردم-توی planahed پین هارو تنظیم میکردم

الان با cpld کار میکنم-نمیدونم پین هارو باید چجوری تنظیم کرد
میشه راهنمایی کنید

نرم افزارت چیه؟
توی ISE از توی User Constraints می تونی Floorplan IO رو باز کنی.

[marjan_kohandel]

پاسخ : نحوه تنظیم پین ها در xc9572

نرم افزارت چیه؟
توی ISE از توی User Constraints می تونی Floorplan IO رو باز کنی.

با ise کار میکنم-فقط نمیدونم چرا این floorplan وقتی باز میشه برای یه کانتر 8 بیتی میاد 256 تا خروجی درنظر میگیره.ولی planahed اینجوری نبود.کاملا 8 بیت و 8 تا خروجی داره

[jimiweber]

پاسخ : نحوه تنظیم پین ها در xc9572

با ise کار میکنم-فقط نمیدونم چرا این floorplan وقتی باز میشه برای یه کانتر 8 بیتی میاد 256 تا خروجی درنظر میگیره.ولی planahed اینجوری نبود.کاملا 8 بیت و 8 تا خروجی داره

نه، نباید این طوری اشتباه کنه، اگه این طوری اشتباه می کنه فکر می کنم که باید موقع کد نوشتن تو نوشتن بیت های ورودی و خروجی اشتباه کرده باشی. البته من توی VHDL تقریباً تازه کارم، ممکنه مشکل دیگه ای باشه، ولی چیزی که به نظرم می رسه همینه.

[marjan_kohandel]

پاسخ : نحوه تنظیم پین ها در xc9572

نه، نباید این طوری اشتباه کنه، اگه این طوری اشتباه می کنه فکر می کنم که باید موقع کد نوشتن تو نوشتن بیت های ورودی و خروجی اشتباه کرده باشی. البته من توی VHDL تقریباً تازه کارم، ممکنه مشکل دیگه ای باشه، ولی چیزی که به نظرم می رسه همینه.

آخه تو fpga همین کانتر رو میزارم و تو planahed کاملا 8 تا خروجی داره

کسی نمیدونه چرا؟ :cry2:

[marjan_kohandel]

پاسخ : نحوه تنظیم پین ها در xc9572

آخه تو fpga همین کانتر رو میزارم و تو planahed کاملا 8 تا خروجی داره

کسی نمیدونه چرا؟ :cry2:

الان این برنامه رو نوشتم
پین ها درست شد.اما تو isim کلاک دارم ولی کانت ندارم


library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_arith.ALL;

entity counter is
Port ( clk : in STD_LOGIC;
q : buffer STD_LOGIC_VECTOR (7 downto 0));
end counter;

architecture Behavioral of counter is

begin
process (clk)
variable i : integer range 0 to 255;
begin
if(clk'event and clk='1&#039 then
q<=unsigned(q)+1;

end if;
end process;
end Behavioral;

[امیر حسین ملک]

پاسخ : نحوه تنظیم پین ها در xc9572

سلام :rolleyes:
همون جایی که i رو integer تعریف کردید تو process میتونید i رو با 1 جمع کنید اینطوری

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
-------------------------------------------
architecture behavioral of counter is
begin
process(clk)
variable i:integer range 0 to 255;
begin
i:=i+1;
q<=conv_std_logic_vector(i,8);
end process;
end behavioral;

ولی باید حواستون باشه که convert ها سنتز پذیر نیستند :nice:

[marjan_kohandel]

پاسخ : نحوه تنظیم پین ها در xc9572

سلام :rolleyes:
همون جایی که i رو integer تعریف کردید تو process میتونید i رو با 1 جمع کنید اینطوری

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
-------------------------------------------
architecture behavioral of counter is
begin
process(clk)
variable i:integer range 0 to 255;
begin
i:=i+1;
q<=conv_std_logic_vector(i,8);
end process;
end behavioral;

ولی باید حواستون باشه که convert ها سنتز پذیر نیستند :nice:

اون i رو واسه این گذاشته بودم که برنامه رو بصورت زیر نوشته بودم

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;



entity counter is
Port ( clk : in STD_LOGIC;
q : out integer rane 0 to 255);
end counter;

architecture Behavioral of counter is

begin

process (clk)

variable i : integer range 0 to 255;

begin

if(clk'event and clk='1&#039 then
i:=i+1;
q<=i;

end if;

end process;
end Behavioral;

این برنامه در planahed برای FPGA کالا 8 بیت خروجی میداد و پایه ها رو تنظیم میکردم-اما در CPLD تو Floorplan تعداد خروجیها میشد 255 تا-نمیدونم چرا-نمیخوام از توابع تبدیل استفاده کنم

وقتی هم بصورت حالت قبل مینویسم(مثال از کتاب VHDLبود ) تو isim خروجی ندارم-یعنی جلوی q7..0 فقط XXXXXXXX میزنه

[امیر حسین ملک]

پاسخ : نحوه تنظیم پین ها در xc9572

چرا نمیخوای از توابع استفاده کنی؟ یعنی تعداد دقیق گیت ها واست مهمه ؟؟
شاید این برنامه به دردت بخوره....

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_unsigned.all;
--------------------------------------------
entity count is
port(clk:in std_logic;
qut std_logic_vector(7 downto 0));
end count;
-------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_unsigned.all;

architecture behave of count is
signal const:std_logic:='1';
begin
process(clk)
variable temp : std_logic_vector(7 downto 0):=x"00";
begin

if(clk'event and clk='1&#039then
temp:= temp + const;
q<=temp;
end if;
end process;
end behave;

:agree:

[marjan_kohandel]

پاسخ : نحوه تنظیم پین ها در xc9572

چرا وقتی خروجی رو از نوع integer تعریف مینکنم-تو FPGA وقتی تو planahed هستم دقیقا کانتر 8بیتی-8بیت خروجی داره ولی همون برنامه تو CPLD در floorplan میشه 255 تا خروجی ؟؟؟؟!!